Presentation Transcript

1. Problematyka wykładu • Podział rejestrów i liczników • Metody syntezy liczników • Przykłady realizacji scalonych liczników • Układy realizacji równoległego wprowadzania informacji do rejestrów

2. Podział rejestrów Ze względu na wprowadzanie i wyprowadzanie danych Szeregowe Równoległe Szeregowo-równoległe Równoległo-szeregowe

3. Wyjścia Układ sekwencyjny S - stanowy Impulsy zliczane Wejścia Impuls zerujący (ustawiający) Licznikiem nazywamy sekwencyjny układ cyfrowy służący do zliczania i pamiętania liczby impulsów podawanych w określonym przedziale czasu na jego wejście zliczające. Podział liczników Symbol licznika Pod względem powtarzania cyklu Do S Modulo S

4. Podział liczników Pod względem długości cyklu O zmiennej długości cyklu O stałej długości cyklu Pod względem kierunku zliczania Dwukierunkowe (rewersyjne) Jednokierunkowe Zliczające wstecz Zliczające w przód

5. ”1” Wyjście 0 1 0 1 0 0 1 1 1 0 1 0 1 0 1 0 0 0 0 0 1 J Q J Q J Q A B C C C C K K K ”1” Wejście Wejście A ”1” B C 0 3 3 6 2 5 0 Pojemność licznika dwójkowego można zmieniać za pomocą układu odpowiednich sprzężeń logicznych. Metody syntezy liczników

6. ”1” ”1” ”1” 1 0 1 0 1 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 J Q J Q J Q A B C C C C Wejście K K K R R R Wejście A B C 0 0 1 1 2 3 4 Pojemność licznika dwójkowego można zmieniać poprzez zdekodowanie stanu licznika odpowiadającego współczynnikowi podziału i wyzerowanie tym stanem licznika. Metody syntezy liczników 1 0 1

7. 1 0 1 0 0 0 0 0 0 0 1 1 Wejście A B C 0 0 1 1 2 3 4 ”1” ”1” ”1” Metody syntezy liczników J Q J Q J Q A B C C C C Wejście K K K R R R 1 R 1 0 1 0 1 S 1 0

8. Wyjście J J C C K K 1:n Wejście ”1” ”1” Pojemność licznika rozkładamy na czynniki i łączymy człony wynikające z tego rozkładu. Metody syntezy liczników Podział pojemności licznika w stosunku: Dzielnik częstotliwości

9. J Q J Q J Q 0 0 0 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 1 1 0 C C C K K K ”1” ”1” Wejście A B C 5 0 0 1 2 3 4 3:1 Metody syntezy liczników – licznik mod 6 ”1” A B C Wejście

10. Wyjście 3:1 D A B C J J Q Q J Q J Q 1 1 1 0 0 0 0 1 0 1 1 1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 C C C C K K K K ”1” Wejście Wejście ”1” ”1” ”1” A B C D 4 1 10 2 13 0 0 3 3 Metody syntezy liczników – licznik mod 7

11. Licznik zliczający w przód na D Przykłady liczników Licznik zliczający wstecz na D

12. Licznik zliczający w przód na JK Przykłady liczników Licznik zliczający wstecz na JK

13. A B C D J Q J Q J Q R Q C C C C S K K K Awe BDwe R0(1) R9(1) R0(2) R9(2) A B C D DBwe 7490 Awe R0(1) R0(2) R9(1) R9(2) Licznik 7490 – dekada licząca Realizacje scalone liczników asynchronicznych Symbol

14. 7490 7490 Awe Awe BDwe :2 :2 :5 :5 A B C D A B C D Możliwe tryby pracy Realizacje scalone liczników asynchronicznych

15. Programowalny dzielnik częstotliwości Realizacje scalone liczników asynchronicznych Tablice programowania x4 x3 x2 x1 A B C D BDwe 7490 Awe We R0(1) R0(2) R9(1) R9(2) O – otwarte; Z - zamknięte ”0” Przykład: Licz_90.msm; Dzielnik_czestotliwosci.msm

16. A B C D J Q J Q J Q J Q C C C C K K K K Awe Bwe R0(1) R0(2) A B C D Bwe 7493 Awe R0(1) R0(2) Licznik 7493 Realizacje scalone liczników asynchronicznych Symbol

17. 7493 7493 Awe Awe Bwe :2 :2 :8 :8 A B C D A B C D Możliwe tryby pracy Realizacje scalone liczników asynchronicznych

18. Programowalny dzielnik częstotliwości Tablice programowania Realizacje scalone liczników asynchronicznych x4 x3 x2 x1 A B C D Bwe 7493 Awe We R0(1) R0(2) Przykład: Dzielnik_czestotliwosci_93.msm O – otwarte; Z - zamknięte

19. 0 1 1 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 1 0 4 3 2 0 A B C Licznik synchroniczny mod 5 J1 J Q J Q Q J2 Wejście C C C K K K R R R Zerowanie Wejście A B C

20. Synteza licznika synchronicznego Zaprojektować licznik synchroniczny zliczający w kodzie Gray’a

21. 1 1 x 0 0 x 1 1 1 1 1 0 Układy równoległego wprowadzania informacji do rejestrów . . . An A0 1 0 X S S X Q Q . . . R R 1 Zerowanie Wada: Konieczność wyzerowania rejestru przed wprowadzeniem informacji z wejść równoległych.

22. . . . An A0 X 0 X 1 X 1 0 X X 1 1 1 0 0 1 1 1 S S 0 1 1 0 Q Q . . . R R Układy równoległego wprowadzania informacji do rejestrów 1 0 Wada: • Konieczność podawania wartości wprowadzanych równolegle w postaci prostej i zanegowanej. • Wyzerowanie rejestru realizowane poprzez równoległe wprowadzenie wartości 0.

23. . . . An A0 X 0 1 X X 1 1 0 1 S S Q Q 1 0 1 0 . . . 0 1 1 1 R R Układy równoległego wprowadzania informacji do rejestrów 1 0 Wada: • Wyzerowanie rejestru realizowane poprzez równoległe wprowadzenie wartości 0.

24. . . . An A0 X 0 X 1 X 1 1 1 0 S S Q Q 0 1 0 0 1 1 . . . R R 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 Zerowanie Układy równoległego wprowadzania informacji do rejestrów 1 0 0 1 0

25. An Bn Cn Dn A0 B0 C0 D0 Wyj n Wyj 0 Układy równoległego wprowadzania informacji z kilku źródeł X4 X3 X2 X1 . . . S S Q0 Q1 . . . R R Zerowanie

26. J Q J Q J Q A B C C C C K K K Zbudować, wykorzystując przerzutnik typu JK, 3-bitowy rejestr szeregowo-równoległy z możliwością wyprowadzania informacji do dwóch odbiorników. Przykład Wej. danych Wej. zegarowe Tryb Wyb. wyjścia

27. Zbudować, wykorzystując przerzutnik typu JK, 3-bitowy rejestr szeregowo-równoległy z możliwością wyprowadzania informacji do dwóch odbiorników. Przykład

28. x1 S1 S2 S1 S3 S4 S5 S6 S2 S4 S3 S1 t x2 t y Moore’a t Mealy’ego Realizacja przykładowego układu sekwencyjnego Równoważność stanów

29. x1 S1 S2 S1 S3 S4 S5 S6 S2 S4 S3 S1 t x2 t y t Realizacja przykładowego układu sekwencyjnego Automat Moore’a Automat Mealy’ego

30. Minimalizacja liczby stanów Realizacja przykładowego układu sekwencyjnego Tablica trójkątna Automat Moore’a S2S5 S1S2S3 Sa S5S6 Sb

31. Automat zminimalizowany Realizacja przykładowego układu sekwencyjnego Automat Moore’a Tablica przejść i wyjść automatu zminimalizowanego S1S2S3 Sa S5S6 Sb